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时间:2020-1-16, 来源:互联网, 文章类别:元器件知识库

特征

单电源+3.3V;高信噪比:70.7dBFS,fIN=5MHz;总功耗:内部参考:321mW;外部参考:285mW;内部或外部参考;±低DNL:0.3LSB;灵活的输入范围:1.5 VPP至2VPP;TQFP-64包。

应用

通信中频处理;通信基站;试验设备;医学影像学;视频数字化;CCD数字化。

说明

是一种双高速高动态范围12位流水线模数转换器(ADC)。该转换器包括一个高带宽采样保持放大器,其具有高达或超过奈奎斯特速率的优良杂散性能。采样保持放大器和ADC电路的差分特性使偶数阶谐波最小化,并提供出色的共模噪声抗扰性。

ADS5231提供设置转换器的满标度范围,而无需任何外部参考电路。内部参考可以被禁用,允许在多信道系统中使用低驱动、外部参考来改进跟踪。

ADS5231提供了一个超范围指示标志,用于指示超出转换器满标度输入范围的输入信号。此标志可用于降低前端增益控制电路的增益。还有一个输出使能引脚,以便在印刷电路板(PCB)上进行多路复用和测试。

ADS5231采用数字纠错技术,为要求苛刻的成像应用提供出色的差分线性度。ADS5231在TQFP-64软件包中提供。

规范的定义

模拟带宽

模拟输入频率,在该频率下,基频的谱功率(由FFT分析确定)降低3dB。

孔径延迟

输入采样时钟上升沿与采样发生的实际时间之间的时间延迟。

孔径不确定度(抖动)

孔径延迟的采样-采样变化。

时钟占空比

脉冲宽度高是ADCLK脉冲保持逻辑“1”状态以达到额定性能的最小时间量。脉冲宽度低是ADCLK脉冲应保持低状态的最短时间(逻辑“0”)。在给定的时钟速率下,这些规范定义了可接受的时钟占空比。

微分非线性(DNL)

理想的ADC显示的代码转换正好是1 LSB间隔。DNL是数字输出处任何单个LSB转换与模拟输入处理想1lsb步进的偏差。如果设备声称没有丢失的代码,则意味着所有可能的代码(对于12位转换器,个代码)都存在于整个工作范围内。

有效位数(ENOB)

与基于量化噪声的理论极限相比,ENOB是衡量转换器性能的一个指标。

积分非线性(INL)

INL是传递函数与参考线之间的偏差,该参考线以1lsb的分数测量,使用由最小二乘曲线拟合确定的最佳直线或最佳拟合。INL独立于偏移、增益或量化误差的影响。

最大转化率

参数测试的编码速率执行。这是最大采样率。提供认证操作。

最小转换率

这是ADC仍然工作的最小采样率。

信噪比和失真(SINAD)

SINAD是基波功率(PS)与包括噪声(PN)和失真(PD)在内的所有其他谱分量功率(但不包括dc)的比值。

当基波的绝对功率用作参考时,SINAD以dBc(dB对载波)为单位给出;当基波的功率外推到转换器的满标度范围时,SINAD以dBFS(dB对满标度)为单位给出。

信噪比

SNR是基波功率(PS)与噪声下限功率(PN)之比,不包括直流功率和前八次谐波。

当基波的绝对功率用作参考时,信噪比以dBc(分贝对载波)为单位给出;当基波的功率外推到转换器的满标度范围时,信噪比以dBFS(分贝对满标度)为单位给出。

无杂散动态范围

基波功率与其它最高光谱分量(杂散或谐波)的比值。SFDR通常以dBc(dB到载波)为单位给出。

双音三阶互调失真

双音IMD3是基频(在频率f1和f2处)的功率与在频率2f1-f2或2f2-f1处三阶互调失真的最差频谱分量的功率之比。IMD3以dBc为单位(分贝到载波),当基波的绝对功率用作参考时,IMD3以dBc为单位给出;当基波的功率外推到转换器的满标度范围时,IMD3以dBFS(分贝到满标度)为单位给出。

执行参数测试时的编码速率。这是给定操作的最大采样率。

典型特征

TMIN=-40°C,TMAX=+85°C。典型值为TA=+25°C,时钟频率=40MSPS,50%时钟占空比,AVDD=3.3V,VDRV=3.3V,变压器耦合输入,-1dBFS,ISET=56.2kΩ,内部电压参考,除非另有说明。

应用程序信息

操作理论

ADS5231是一种双通道、同时采样的模数转换器(ADC)。它的低功耗和高采样率为40MSPS采用先进的低压CMOS工艺,采用最先进的开关电容流水线结构实现。ADS5231在模拟和数字电源连接的+3.3V电源电压下工作。每个通道的ADC核心由多位和单位内部流水线级组成。每个级将其数据馈送到数字纠错逻辑中,确保在12位级别上具有优异的差分线性度和无漏码。转换过程由外部时钟的上升沿启动。一旦信号被输入采样保持放大器捕获,输入采样在流水线级内被顺序转换。此过程导致六个时钟周期的数据延迟,之后输出数据可用作12位并行字,以直接偏移二进制(SOB)或二进制二补(BTC)格式编码。由于公共时钟控制两个信道的定时,因此模拟信号被同时采样。并行端口上的数据也会同时更新。可以使用每个通道的单个数据有效输出信号来计时进一步的处理。ADS5231的特点是内部参考被修剪以确保高水平的准确性和匹配。内部参考可以被禁用以允许外部参考操作。

输入配置

ADS5231的模拟输入由使用开关电容技术实现的差分采样保持结构组成;见图18。采样电路在输入端由一个低通RC滤波器组成,以滤除可能在输入端差分耦合的噪声分量。输入在两个4pF电容器上采样。RLC模型如图18所示。

输入驱动程序配置

变压器耦合接口

如果应用程序需要从单端源进行信号转换以差分驱动ADS5231,则射频变压器可能是一个很好的解决方案。所选变压器必须有一个中心抽头,以便施加偏置转换器输入所需的共模直流电压(VCMV)。交流接地中心抽头将在二次绕组上产生差动信号摆动。考虑一个升压变压器,在不引入其他噪声源的情况下利用信号放大。此外,来自源的信号摆动减小可能导致失真性能的改善。差分输入配置可提供在宽输入频率范围内实现良好SFDR性能的显著优点。在这种模式下,ADS5231的输入端(输入端和输入端)都会看到匹配阻抗。

图19显示了建议的变压器耦合接口电路的示意图。RC低通滤波器的分量值可以根据期望的滚转频率进行优化。

带差动放大器的直流耦合输入

需要直流耦合差分放大器的应用,例如THS4503,可以是用于驱动ADS5231;此设计如图20。THS4503放大器很容易单端到差分转换降低组件成本。

此外,THS4503上的VOCM管脚可以直接连接到ADS5231的共模管脚(CM)上,为转换器输入设置必要的偏置电压。在图20所示的电路示例中,THS4503被配置为单位增益。如果需要,可以很容易地实现更高的增益好的,通过添加小电容器(如10pF)与反馈电阻并联以创建低通滤波器。由于THS4503驱动的是电容性负载,所以输出端的小串联电阻保证了稳定的工作。关于这一点和THS4503的整体操作的更多细节可以在其苹果彩票优选平台数据表中找到。一般来说,差分放大器为基带应用提供了高性能的驱动器解决方案,并且可以根据系统要求选择其他差分放大器模型。

输入过电压恢复

ADS5231支持的差分满标度输入范围为2VPP。对于标称值VCM(+1.5V),输入和输入可以从1V摆动到2V。ADS5231特别设计用于处理4V的过电压差峰电压(2.5V和0.5V在和中摆动)。如果输入共模电压在过载期间(小于300毫伏)与VCM相差不大,则从过电压输入条件恢复的时间预计在三个时钟周期内。采样保持级和ADC核心中的所有放大器都是专门为从过载信号中获得出色恢复而设计的。

参考电路

内部参考

ADS5231正常工作所需的所有偏置电流均使用ISET(引脚60)处的外部电阻器设置,如图21所示。在ISET上使用56.2kΩ电阻产生约20微安的内部参考电流。该电流在内部镜像,以产生内部块的偏置电流。当5%的电阻公差足够时,偏离该电阻值会改变并降低设备性能。例如,在ISET处使用更大的外部电阻可以降低参考偏置电流,从而降低器件的工作功率。

作为内部参考电路的一部分,ADS5231在引脚52、CM处提供共模电压输出。该共模电压通常为+1.5V。虽然这与ADC管道核心内部使用的共模电压相似,但CM引脚有一个独立的缓冲放大器,它可以向外部电路输送高达±2mA的电流,以实现适当的输入信号电平偏移和偏压。为了获得最佳的动态性能,模拟输入应偏向建议的共模电压(1.5V)。虽然良好的性能可以在一定的CM范围内保持,但较大的偏差可能会损害设备性能,也可能对过载恢复行为产生负面影响。使用内部参考模式需要将INT/EXT管脚强制调高,如图21所示。

ADS5231需要在参考引脚REFT和REFB上进行固态高频旁路;见图21。使用陶瓷0.1μF电容器(尺寸0603或更小),尽可能靠近管脚。

外部参照

ADS5231还支持使用外部参考电压。外部参考电压模式包括在REFT(引脚53)处应用外部顶部参考电压和在REFB(引脚54)处应用底部参考电压。将ADS5231设置为外部参考模式还需要将INT/EXT引脚设置为低。在这种模式下,内部参考缓冲区是三态的。由于两个ADC通道的开关电流来自外部强制基准,因此设备性能可能略低于使用内部基准时的性能。应注意的是,在外部参考模式下,VCM和ISET继续由内部带隙电压产生,因为它们处于内部参考模式。因此,重要的是确保外部强制参考电压的共模电压与VCM的50mV(+1.5VDC)范围内匹配。

外部参考电路必须设计为驱动REFT和REFB引脚之间的内部参考阻抗。为了确定驱动要求,考虑外部参考电路需要提供至少1毫安的平均开关电流。这种动态开关电流取决于实际的器件采样率和信号电平。只要外部上参考电压值保持在+1.875V至+2.0V的范围内,外部下参考电压保持在+1.0V至+1.125V的范围内,外部参考电压就可以变化。因此,满标度输入范围可以设置在1.5VPP至2VPP之间(FSR=2x[REFT–REFB])。

时钟输入

保持良好的信噪比。在中频采样应用中,这个条件尤其重要;例如,采样频率低于输入频率(欠采样)。以下公式可用于计算给定输入频率和时钟抖动(tJA,psRMS)下可实现的信噪比:

如果采样时钟速率下降到约2MSPS的极限以下,ADS523将进入掉电模式。如果采样率高于此阈值,ADS5231将自动恢复正常工作。

锁相环控制

ADS5231具有默认启用的内部PLL。锁相环实现了广泛的时钟占空比。在占空比高达40%-60%的情况下可获得良好的性能,尽管确保的电气规范假定占空比在45%-55%之间。锁相环自动将最小工作频率限制在20MSPS。对于低于20MSPS的操作,可通过串行接口编程内部寄存器来禁用PLL。禁用PLL后,时钟速度可以降到2MSPS。在禁用PLL的情况下,时钟占空比需要限制在接近50%的范围内。

输出信息

ADS5231为两个通道提供12个数据输出(D11至D0,其中D11为MSB,D0为LSB)、数据有效输出(分别为DVA、DVB、引脚26和引脚22)和单独的超范围指示器输出引脚(分别为OVRA/OVRB、引脚39和引脚9)。

ADS5231的输出电路被设计成最小化由数据交换的瞬态产生的噪声,特别是它与ADC模拟电路的耦合。

数据输出格式(MSBI)

ADS5231提供两种数据输出格式:直接偏移二进制码(SOB)或二进制二补码(BTC)。输出编码的选择由MSBI(引脚41)控制。由于MSBI管脚具有内部下拉式菜单,ADS5231将使用SOB代码作为默认设置。强制将MSBI pin设置为高将启用BTC编码。这两个代码结构是相同的,只是MSB被反转为BTC格式;如表1所示。

输出启用(OE)

ADS5231的数字输出可以设置为高阻抗(三态),执行输出启用引脚、OEA(引脚42)和OEB(引脚6)。内部下拉菜单将输出配置为启用模式,以便正常运行。施加逻辑高电压将禁用输出。请注意,OE函数不是设计为动态操作(即作为快速多路复用器),因为它可能导致损坏的转换结果。参考电气特性表,观察指定的三态启用和禁用时间。

超量程指示器(OVR)

范围。如果应用的信号超过满标度范围,则将变为高。应注意,每个OVR输出随对应于特定采样模拟输入电压的数据输出一起更新。因此,OVR状态受到与数字数据相同的管道延迟(六个时钟周期)。

输出负荷

建议数据输出线上的电容负载尽可能低,最好低于15pF。随着数字输出的变化,较高的电容负载将导致较大的动态电流。这种高电流浪涌会反馈到ADS5231的模拟部分,并对设备性能产生不利影响。如有必要,可使用靠近转换器输出引脚的外部缓冲器或锁存器来最小化电容负载。

串行接口

ADS5231有一个串行接口,可用于编程内部寄存器。如果SEL连接到0,则串行接口被禁用。

当串行接口被启用时,SEL提供复位信号的功能。在电源稳定后,有必要在SEL上给设备一个低脉冲。这将导致所有内部寄存器重置为其默认值0(非活动)。如果没有复位,寄存器可能在通电时处于非默认状态。这种情况可能导致设备故障。

断电模式

ADS5231有一个断电插脚STPD(插脚45)。在正常操作期间,设备的内部下拉处于默认模式。强制将STPD pin设置为高会导致设备进入断电模式。在断电模式下,参考和时钟电路以及所有通道都断电。设备功耗降至90兆瓦以下。如前所述,如果时钟速度低于2MSPS,ADS5231也进入断电模式(参见时钟输入部分)。

当STPD被拉高时,驱动REFT和REFB的内部缓冲器被三态化,输出被强制达到大约等于AVDD上电压一半的电压。从断电模式恢复的速度取决于REFT和REFB管脚上的外部电容值。

对于REFT和REFB上小于1μF的电容,参考电压在小于500μs的时间内稳定在其稳态值的1%以内。启用时,两个通道中的任何一个也可以通过串行接口选择性断电。

ADS5231还有一个内部电路,用于监测停止时钟的状态。如果ADCLK停止时间超过250ns,或者其运行速度低于2MHz,则此监控电路会生成一个逻辑信号,使设备处于部分断电状态。结果,当CLK停止时,设备的功耗降低。从这样的部分断电恢复大约需要100μs。这个限制在表2中描述。

布局与解耦

注意事项

正确的接地和旁路、短引线长度和接地平面的使用对于高频设计特别重要。使用快速采样转换器(如ADS5231)实现最佳性能需要仔细注意印刷电路板(PCB)布局,以尽量减少板寄生的影响并优化组件放置。通常是多层板确保最佳结果,并允许方便组件放置。

ADS5231应视为模拟元件,电源插脚应连接至干净的模拟电源。这种布局确保了最一致的性能结果,因为数字电源通常携带高水平的开关噪声,这可能耦合到转换器和降低设备性能。如前所述,输出缓冲器电源引脚(VDRV)也应连接到低噪声电源。相邻数字电路的电源可能携带大量的电流瞬变。在连接到转换器的VDRV引脚之前,应过滤电源电压。所有接地引脚应直接连接到模拟接地。

由于其高采样频率ADS5231产生的高频电流瞬变和噪声(时钟馈通)反馈到电源线和参考线。如果没有经过足够的旁路,这个馈通增加了噪音转换过程。所有AVDD引脚可能绕过0.1μF陶瓷芯片电容器(尺寸0603或更小)。也可以采用类似的方法在输出缓冲供应管脚上。为了最小化引线和跟踪电感电容器应尽可能靠近电源引脚。如果允许双面组件安装,最好将其直接放置在包装下。此外,在较低频率下有效的较大双极去耦电容器(2.2μF至10μF)也可用于主电源引脚。它们可以被放置在ADC附近(<0.5)的PCB上。

如果ADS5231的模拟输入被驱动不同的是,优化朝向高度对称的布局。微小的记录道长度差异可能会产生相移,从而影响良好的失真性能。因此,使用两个单运算放大器而不是一个双放大器,可以实现更对称的布局和更好的寄生电容匹配。ADS5231四边形扁平封装的管脚方向采用直通式设计,模拟输入端位于封装的一侧,而数字输出端位于封装的另一侧。这种设计在模拟和数字连接之间提供了良好的物理隔离。在设计布局时,重要的是将模拟信号轨迹与任何数字线路分开以防止噪声耦合到模拟部分。单端时钟线必须短,不应与任何其他信号线交叉。

数字输出上的短路痕迹将最小化电容负载。跟踪长度应为紧靠接收门(<2“),只有一个连接到一个数字输出的CMOS门。














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